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Altera FPGA设计技术高级研修班

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贺老师
毕业于清华大学，获工学博士学位

时间地点： 北京、上海、深圳根据报名开班

课程费用：4400元/人

报线下课

报直播课

企业内训：可以根据企业需求,定制内训,详见内训学习手册

认证方式：
培训前了解能力模型。
培训后进行能力评测：

在线考试

能力分析，给出学习建议

合格者颁发证书，作为职业技能资格证明

2015年6月，Intel宣布斥资167亿美元收购全球第二大FPGA厂商Altera，FPGA助力深度学习使得谷歌的阿尔法狗打败了人类围棋冠军，FPGA迎来新的发展机遇。现代FPGA设计推动着工程师的创新，但是系统复杂度的提高，给FPGA设计人员提出了新的挑战。面对越来越复杂的 FPGA系统，工程师需要一套更加合理的设计和验证方法；同时越来越庞大的设计也给时序的优化提出了新的要求。这些都成为现代FPGA设计的核心问题。同时随着FPGA在整个系统中开始扮演越来越重要的角色，FPGA的接口技术，与外部处理器、功能芯片之间甚至是其他系统之间的接口技术，以及FPGA嵌入式系统设计也成为FPGA设计新的重点与难点。
本次课程为期三天，通过设立“Altera器件高级特性和工具使用进阶”，“FPGA数据占优系统设计和验证”，“FPGA控制占优系统设计”，“FPGA高级接口与系统协同设计”，“FPGA时序分析、约束与优化”， “FPGA嵌入式系统开发”六大专题，力求帮助学员更加深入理解FPGA设计的方法，更好解决工作、科研中遇到的实际问题。

培训目标：

培训对象：课程适合于使用Altera FPGA器件进行科研、教学和产品开发的工程师、教师等工程技术人员，也适合于相关专业领域的研究生和高年级本科生。

学员基础：熟悉电路设计基本原理

工具平台：使用的工具为Quartus Prime与Modelsim，硬件为Cyclone V DE1 SOC硬件开发平台。

授课方式：定制课程 + 案例讲解 + 小组讨论，60%案例讲解，40%实践演练

培训内容：3天

主题	课程内容
Altera器件高级特型和工具使用进阶	工欲善其事，必先利其器。为了能够完成合理的FPGA设计，需要对FPGA器件自身的特性和设计方法有深刻认识，并在本部分内容加深FPGA设计的科学设计流程，主要内容如下： Altera器件高级特性与应用： Altera最新器件结构片内存储器数字信号处理单元 LogicLock设计方法时钟管理高速串行收发器等 Quartus II/Quartus Prime工具使用进阶增量编译方法等 Altera FPGA设计方法和流程： Altera FPGA的标准科学设计流程用Modelsim进行FPGA前仿真和后仿真如何根据性能要求进行FPGA设计，包含接口定义，资源评估等
FPGA数据占优系统设计和验证	FPGA以其高度的定制化和并行化的特征被用来满足越来越复杂的系统设计，在尖端科技领域FPGA的应用随处可见，比如数字信号处理与特殊算法的应用，视频编解码系统等。然而复杂FPGA系统设计需要我们建立起一套更加有效的设计与验证方法。本专题将从数据占优和控制占优系统两个方面对上述问题进行讨论。 FPGA设计原则：重定时，流水线，并行结构，乒乓结构等 FPGA仿真和设计验证技巧，包含可综合RTL设计和FPGA的testbench设计 FPGA复杂逻辑与算法实现基本结构：数据通路与控制单元以数字信号处理技术为代表的数据占优系统设计和实例分析（CORDIC，FIR，FFT，信道编解码等）
FPGA控制占优系统设计	本专题介绍基于ASM与ASMD的逻辑设计方法，该设计方法极大简化了状态机的设计，被广泛用于算法状态机。同时通过对于流水线设计的讲解帮助学员理解如何通过规范化的流程与分析进行状态机的优化。基于ASM的状态机设计与基于ASMD的算法状态机设计有限状态机设计的流程和方法流水线的划分与优化控制占优系统设计和实例分析（SPI接口，I2C，UART等)
FPGA高级接口与系统协同设计	FPGA一个重要的任务就是与各种模拟、数字外设进行接口，FPGA提供几乎工业界所有接口的实现。接口设计也常常是FPGA设计当中最大的挑战之一。同时通过FPGA与DSP处理器或者外部控制器如USB、以太网等芯片的接口设计也是在系统级设计中越来越关注的问题。特别是与DSP的整合设计，已经成为 FPGA设计中一个专门的课题。高速并行接口与缓存设计高速差分接口与高速串行收发器设计 FPGA的以太网接口实例 FPGA的HPS接口设计
FPGA时序分析、约束与优化	“好的时序电路不是仿真出来，而是通过RTL设计和时序约束出来的”，时序分析和约束是设计FPGA高速处理系统中必不可少的一部分。本专题讨论通过 Quartus设计工具进行时序约束设计，同时讲解异步时钟域信号的处理技术。通过对于整个时序优化过程的讲解，帮助学员建立完整的时序设计与优化概念。静态时序分析基础：包含建立时间，保持时间，时钟偏斜，Recovery和Removal等异步时钟域信号处理技术：慢时钟域信号进入快时钟域，快时钟域信号进入慢时钟域 FPGA中存在的时序问题和解决方法使用Quartus工具进行时序约束设计：包含输入时序约束、寄存器到寄存器时序约束、输出时序约束等设计实例分析：异步时钟域信号的处理方法设计实例分析：怎样用QuartusII时序分析工具进行时序约束，从而加速流水线设计实例分析：当时序不满足要求，如何对时序进行优化，从而达到设计目标
FPGA嵌入式系统开发	FPGA技术日益复杂，系统的开发变得越来越耗时。而且越来越多的系统要求对于系统的整合提出了极高的要求。Altera在SOPC的基础上进一步提出了 Qsys的概念，极大地方便了系统的整合，使得设计人员仅需要关注设计本身，互联互通以及系统整合全部由设计软件自动完成，大大提升了设计的效率。同时 Qsys兼容的大量组件极大方便了用户的开发，加快了产品上市。　　在硬件设计的同时，FPGA上Nios II软核与ARM Cotex-A9处理器的实现也大大提升了系统的集成度，将FPGA工程师从复杂的逻辑中解脱出来，由处理器完成更加灵活的功能，而由FPGA实现高性能以及高互联的特性。甚至可以使用OpenCL框架对于FPGA进行编程，获得了最大的灵活性并实现极高的性能。 Altera Qsys设计 NIOS II软核处理器及其应用 Altera Qsys接口设计基于Qsys与NIOS II设计实验 FPGA SoC与OpenCL