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硬件开发
FPGA培训初级研修班
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陈老师
FPGA开发主管,主导多个大型项目开发与逻辑团队建
设
时间地点:
北京、上海、深圳根据报名开班
课程费用:
3000元/人
报线下课
报直播课
企业内训:
可以根据企业需求,定制内训,详见
内训学习手册
认证方式:
培训前了解能力模型。
培训后进行能力评测:
在线考试
能力分析,给出学习建议
合格者颁发证书,作为职业技能资格证明
本课程针对于FPGA设计技术初学者,不仅是对FPGA结构资源和设计流程的描述,更重要的是对FPGA结构资源、设计流程和设计工具的归纳、总结与升华,让学习者能够透过表面现象看到FPGA设计技术的实质,通过FPGA培训初级研修班学习者会更快速进入FPGA设计领域,进而为掌握FPGA高级设计技术打下基础
。
培训目标:
掌握FPGA结构和实现可编程开发原理
掌握FPGA设计流程,掌握modelsim、Quartus/ISE的使用
掌握Verilog HDL语法结构,可综合与不可综合编程
掌握组合逻辑和时序逻辑电路的设计方法
掌握verilog代码编写规范
掌握Verilog HDL设计的精华有限状态机FSM设计方法,掌握RTL设计方法
掌握基本IP核(pll/dcm、ram、rom、fifo)的调用
掌握FPGA在线逻辑分析仪SignalTap/ChipScope使用方法
了解FPGA基本开发技巧
培训对象:
适合于使用FPGA器件进行科研和产品开发的具有初级水平的工程技术人员和教师,也适合于有志于从事FPGA设计工作,期望涉足FPGA领域的相关人员。
学员基础:
了解数字电路基本工作原理,具备硬件开发基础
授课方式:
定制课程 + 案例讲解 + 小组讨论,60%案例讲解,40%实践演练
培训
内容:2天
第一阶段
FPGA的工艺结构及其特点;
FPGA设计方法及思想,及在工程开发中FPGA芯片的选型策略及原则;
FPGA设计流程教学,围绕开发工具modelsim、Quartus/ISE进行;
第二阶段
Verilog HDL基本结构、数据类型、赋值语句及块语句等;
Verilog HDL实现组合逻辑电路;
Verilog HDL实现时序逻辑电路;
Verilog HDL设计技巧;
Testbench文件编写;
第三阶段
Top-Down设计思想训练;
有限状态机FSM的概念、分类;
状态机编码方式(二进制码、格雷码、独热码);
状态机的描述风格(一段式、二段式、三段式);
状态机验证;
第四阶段
IP核及其调用(Rom、Ram、Fifo、Pll);
在线逻辑分析仪SignalTap/ChipScope使用;
FPGA设计技巧介绍;
Verilog代码规范;
基本实验
基本开发流程实验(LED控制实验)
语法练习实验(数码管实验)
Testbench实验(I2C modelsim仿真实验)
状态机应用实验(自动售货机实验)
基本设计技巧实验(串并转换实验)
IP核使用实验(蜂鸣器实验)
报线下课
报直播课
定制内训
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