主题1：深入理解数字系统
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- 从软件无线电谈数字系统的本质及其实现技术：数字系统、计算、软件无线电、算法的软件与硬件实现、编程语言与代码、体系结构与硬件逻辑等
- 深入理解数字系统的重要概念：信号调理、采样、量化、数制、滤波、正交变换、采样率变换、流水延迟、吞吐率等
- 数字系统数据通路分析：数据通路三要素：频谱搬移、采样率变换、基带处理
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| 主题2：深入理解FPGA系统 |
- 深入理解FPGA的基本结构与资源
- FPGA基本算法结构（以加法、乘法和FIR滤波为例）
- 基本时序概念（路径、周期和接口，全局时序和时序例外）
- 面向时序性能的FPGA代码设计与综合（Spartan-3/6、Virtex-4/5/6/7、UltraScale）
- 深入理解FPGA设计流程（基于ISE14.7和Vivado2015.3）
- 时序收敛流程分析（设计报告，时序收敛流程，静态时序分析）
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| 主题3：Xilinx7系列FPGA资源分析 |
- 7系列FPGA的CLB资源
- 7系列FPGA的存储器资源
- 7系列FPGA的时钟资源
- 7系列FPGA的SelectIO资源
- 7系列FPGA的DSP48E1资源
- 7系列FPGA的配置资源
- 7系列FPGA的其他资源
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| 主题4：ISE下的"层次化、模块化"设计方法学 |
- 分区（Partitions）概念
- 层次化、模块化设计方法
- 层次化、模块化设计综合流程
- PlanAhead工具下的分区设计流程
- 设计保存技术
- 团队合作设计
- 针对分区的设计调试
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| 主题5：FPGA时序约束与分析 |
- 路径的概念
- 时钟偏斜问题
- 时序约束前要考虑的因素
- 时序约束方法（输入时序约束、寄存器到寄存器时序约束、输出时序约束、时序例外）
- 时序约束系统（DLL/DCM/PLL/BUFR/PMCD、TNM/TNM_NET属性、时序分组约束）
- 时序约束设计（PERIOD、OFFSET、FROM:TO、时序约束优先级）
- PERIOD约束分析（门控时钟、单时钟域、双时钟域、多时钟域、DCM输出时钟）
- FROM:TO(Multi-Cycle)约束分析
- OFFSET IN约束分析
- OFFSET OUT约束分析
- 时钟偏移（Clock Skew）分析
- 时钟不确定性（Clock Uncertainty）分析
- 异步复位（Reset）路径分析
- 改善时序性能分析
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| 主题6：FPGA高速I/O接口设计 |
- 全局时钟系统、源同步时钟系统和自同步时钟系统
- 源同步技术应用（LVDS SDR收发机和LVDS DDR收发机）
- 源同步技术应用（DDR存储器物理接口设计）
- 高级I/O时序分析（描述系统同步和源同步系统接口时序约束要求，使用静态时序分析工具分析如何实现可靠数据捕获，使用FPGA相关资源修改设计满足接口时序要求）
- 演示实验：系统同步SDR接口时序设计和源同步DDR接口时序设计－使用时序分析器查找时序失败原因，修改设计以满足时序要求
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| 主题7：UltraScale系列FPGA资源分析 |
- UltraScale系列CLB资源
- UltraScale系列存储器
- UltraScale系列时钟资源
- UltraScale系列SelectIO资源
- UltraScale系列配置资源
- UltraScale系列DSP48E1资源
- UltraScale系列FPGA的其他资源
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| 主题8：UltraFast设计方法学 |
- FPGA系统架构设计
FPGA系统功耗分析（Power Estimator、Power Analyzer、电源监控法）
- 单板和器件规划：PCB 布局建议、时钟资源规划与分配、I/O 规划设计流程、FPGA电源系统
- 设计创建：设计层级、使用IP 核、RTL编码、控制信号和控制集、调用RAM和ROM、适用DSP和算法调用、移位寄存器和延迟线编码、初始化存储器、属性和约束、时钟、例化和推译、提高可靠性、改善性能、改善功耗、创建约束
- 实现：综合、综合属性、自下而上流程、实现设计、时序收敛、功耗
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| 主题9：Vivado下的设计约束、设计分析和时序收敛 |
- 设计约束方法
- 管理设计约束
- 约束输入（综合约束、实现约束）
- 基本时序检查（Setup和Hold、Recovery和Removal）
- 定义时钟（Primary Clocks，Virtual Clocks，Generated
Clocks，Clock Groups，Clock Latency, Jitter,
Uncertainty）
- I/O时延约束
- 时序例外（Multicycle Paths，False Paths，Min/Max
Delays）
- 物理约束（网表、I/O、布局、布线和配置）
- 定义RPM（Relatively Placed Macros）
- 设计分析、约束报告和时序分析
- Vivado下的时序收敛技术
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