Xilinx－FPGA局部可重构技术-火龙果软件

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Xilinx－FPGA局部可重构技术

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王老师
王老师，美国加州大学戴维斯分校高级访问学者

时间地点： 北京、上海、深圳根据报名开班

课程费用：4200元/人

报线下课

报直播课

企业内训：可以根据企业需求,定制内训,详见内训学习手册

认证方式：
培训前了解能力模型。
培训后进行能力评测：

在线考试

能力分析，给出学习建议

合格者颁发证书，作为职业技能资格证明

可重构FPGA系统，指FPGA内时序逻辑的发生不是通过调用芯片内不同区域和不同逻辑资源组合实现，而是通过对FPGA全局或局部逻辑进行动态重构实现。局部动态可重构技术，指系统实时运行时只对FPGA内部需要修改逻辑的部分单元进行重新配置，同时其他逻辑不受影响，保持正常工作。
FPGA动态重构技术可以实现硬件资源的时分复用和动态修复，可以应用在自适应硬件系统、嵌入式容错系统、在线检测与容错系统等，以及网络重构平台中作为网络侵入检测和网络远程重构等。
FPGA动态可重构技术可以提高FPGA系统可靠性，尤其在航天器电子系统应用中具有显著优点：
1）在轨重构FPGA系统以纠正设计错误。SRAM工艺的FPGA重构技术能够实现在轨重构硬件设计，可以纠正发射后发现的软件和硬件错误；
2）在轨重构以实现FPGA容错。如果FPGA局部区域电路发生故障或者出现损坏，通过重构FPGA整个或者局部电路修复或者替代损毁部分；
3）不同任务阶段在轨重构。可重构技术能够有效地针对不同任务阶段改变电路功能，达到降低系统复杂度，节约功耗的目的；
4）通过远程重构实现系统升级和维护。例如NASA 2005 年发射的“新地平线号”宇宙探测器，抵达目的地冥王星需要飞行10年时间。使用远程重构技术可以方便地构造新处理系统。
5）自适应控制。由可重构 FPGA 构成的可重构处理器的功能可以自适应地根据任务条件改变。
6）实现保密通信。利用FPGA 可动态重构功能实现动态配置软件无线电，动态更新通信调频序列和加密方式。

培训目标：

理解局部可重构技术术语
理解局部可重构设计流程
掌握构建局部可重构系统
理解局部可重构设计对FPGA资源的影响
掌握在Xilinx Virtex系列芯片中设计可重构外设
掌握使用局部可重构的不同方法
掌握利用Xilinx PlanAhead工具设计、开发和调试局部可重构系统

培训对象：硬件工程师，机械结构工程师，系统工程师等

学员基础：了解电路基本知识，最好具备一定的硬件开发经验

授课方式：定制课程 + 案例讲解 + 小组讨论，60%案例讲解，40%实践演练

培训内容：2天

部分重配置简介
PlanAhead 简介
实验 1：部分重配置设计流程简介：分步介绍采用 PlanAhead 工具和预构建设计(pre-build design) 的部分重配置设计流程。通过使用 iMPACT 程序在Virtex-5开发板上对 Virtex-5 FPGA 进行全面和部分配置来验证功能性。
分区和时钟应考虑的设计事项
时序约束与分析
实验 2：应用时序约束并进行分析：使用 Xilinx 综合技术 (XST) 对部分模块进行综合。对设计进行布局规划、创建时序约束，并实现设计。对结果进行后端注释和分析。通过使用 iMPACT 程序在 XUP Virtex-5 开发板上对 Virtex-5 FPGA 进行全面和部分配置来验证功能性。
定义可重配置外设应考虑的设计事项：
实验3：使用 Xilinx Platform Studio (XPS) 硬件内部配置访问端口 (HWICAP) pcore 进行重配置：创建能够用 XPS HWICAP pcore 和存储在紧凑型 Flash 卡上的部分比特流对外设进行重配置的基于处理器的应用使用系统 ACE 控制器执行全面配置。在用户应用控制下执行部分重配置。
通过用户逻辑驱动 ICAP 时的设计注意事项
使用 ChipScope软件对部分重配置设计进行调试
实验4：通过用户逻辑驱动 ICAP ，并使用 ChipScope 进行调试：使用 ICAP 相关逻辑来执行部分重配置。提供的逻辑无需使用处理器系统即可执行部分重配置。使用 ChipScope 对设计进行调试。
使用 ChipScope软件对部分重配置设计进行调试
设计可重配置的 FSL 外设
实验5：重配置 Flash 存储器中的快速单工链路 (FSL) 外设：设计具有 FSL 外设的处理器系统，并使用存储在 flash 存储器中的部分比特流对其进行重配置。
采用系统生成器 (System Generator) 内核进行设计
实验6：可重配置的音频滤波器：使用在系统生成器 (System Generator) 中生成的音频滤波器内核来开发能提供各种滤波功能的可重配置系统。