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嵌入式分析与设计
FPGA设计技术研修班—时序设计与分析
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王老师
工学博士,副教授,毕业于北京理工大学信号与信息处理专业(雷达技术研究所)
时间地点:
北京、上海、深圳根据报名开班
课程费用:
4500元/人
报公开课
要内训
企业内训:
可以根据企业需求,定制内训,详见
内训学习手册
认证方式:
培训前了解能力模型。
培训后进行能力评测:
在线考试
能力分析,给出学习建议
合格者颁发证书,作为职业技能资格证明
高性能 FPGA系统的设计实现需要研究包括设计方法学、算法和系统结构、代码优化和综合、设计和实现工具等关键问题。只有学习掌握好这几个方面的知识,并深刻理解他们的关系,才能做到从总体上把握全系统,从而设计出满足要求的高性能数字系统。所谓“会当凌绝顶,一览众山小”正是这样一种感觉。 FPGA系统设计实质上是一个同步时序系统的设计,理解时序概念,掌握代码优化与综合技术,正确完整地进行时序约束和分析是实现高性能系统的重要保证。本期课程按照“从宏观到微观,从顶层到底层”的系统设计原则,以“时序分析”和“系统集成”为主线,深入探讨了“ FPGA和 FPGA数字系统”、“ FPGA时序设计与时序分析”、“ FPGA高级资源”、“面向时序性能的 FPGA代码设计与综合技术”以及“ FPGA高速 I/O接口时序设计与分析” 5大主题。
培训对象:
课程适合于使用 FPGA器件进行科研和产品开发的具有中等以上水平的工程技术人员,也适合于相关专业领域具有相当水平的教师和研究生。
学员基础:
对FPGA有基础知识了解
授课方式:
定制课程 + 案例讲解 + 小组讨论,60%案例讲解,40%实践演练
培训
内容:2天
FPGA和 FPGA数字系统
基本时序概念(路径、周期和接口,全局时序和时序例外)
FPGA数字系统设计流程分析
时序收敛流程分析(设计报告,时序收敛流程,静态时序分析)
FPGA基本结构与资源
加法的 FPGA实现结构分析
乘法的 FPGA实现结构分析
基本滤波器的 FPGA实现结构分析
FPGA时序设计与时序分析
路径的概念
时钟偏斜问题
时序约束前要考虑的因素
时序约束方法(输入时序约束、寄存器到寄存器时序约束、输出时序约束、时序例外)
时序约束系统( DLL/DCM/PLL/BUFR/PMCD属性、时序分组约束)
时序约束设计( PERIOD、 OFFSET、 FROM:TO、时序约束优先级)
PERIOD约束分析(门控时钟、单时钟域、双时钟域、多时钟域、 DCM输出时钟)
FROM:TO (Multi-Cycle)约束分析
OFFSET IN约束分析
OFFSET OUT约束分析
时钟偏移( Clock Skew)分析
时钟不确定性( Clock Uncertainty)分析
异步复位( Reset)路径分析
改善时序性能分析
面向时序性能的 FPGA代码设计与综合技术
HDL语言概述
FPGA高性能设计三要素
FPGA资源推译与例化
FPGA同步设计与层次化管理
FPGA代码的选择分支
其他常用 FPGA代码优化技术
Virtex-4/Spartan-3的寄存器推译原则( Reset、 Set和 CE信号的优化编码与综合技术)
Virtex-4/Spartan-3的 SRL16E推译原则(使用 SRL16E节省专用寄存器的编码与综合技术)
Virtex-4/Spartan-3的算术逻辑推译原则(算术逻辑与逻辑门的选择)
Virtex-4/Spartan-3的 IOB寄存器推译原则( IOB寄存器与 Slice寄存器的选择)
Virtex-4/Spartan-3的存储器推译原则(使用 BRAM构建复杂逻辑以提高时序性能)
Virtex-5 FPGA的寄存器推译原则( Virtex-5寄存器控制信号集优化编码与综合技术)
Virtex-5 FPGA其他资源的推译原则( Virtex-5 LUT、 DSP、 SRL和 BRAM等优化编码与综合技术)
Virtex-6 FPGA的寄存器推译原原则( Virtex-6寄存器控制信号集优化编码与综合技术)
Virtex-6 FPGA的其他资源推译原则( Virtex-6 LUT、 DSP、 SRL和 BRAM等优化编码与综合技术)
FPGA新资源
Virtex4/5/6结构与资源
Virtex4/5/6时钟系统
Virtex4/5/6 I/O资源
FPGA高速 I/O接口设计
全局时钟系统、源同步时钟系统和自同步时钟系统
源同步技术应用( LVDS SDR收发机和 LVDS DDR收发机)
源同步技术应用( DDR存储器物理接口设计)
高级 I/O时序分析(描述系统同步和源同步系统接口时序约束要求,使用静态时序分析工具分析如何实现可靠数据捕获,使用 FPGA相关资源修改设计满足接口时序要求)
演示实验:系统同步 SDR接口时序设计和源同步 DDR接口时序设计-使用时序分析器查找时序失败原因,修改设计以满足时序要求
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C++高级编程 11-27[北京]
LLM大模型应用与项目构建 12-26
[特惠]
UML和EA进行系统分析设计 12-20[线上]
数据建模方法与工具 12-3[北京]
SysML建模专家 1-16[北京]